연구실

집적시스템설계 연구실(Integrated Systems Design Lab.)은 VLSI system에 대한 전반적인 연구를 수행하고 있으며, 특히 통신 시스템에 사용되는 VLSI에 대한 연구를 중점적으로 수행하고 있다. 주로 high speed I/O interface에 대한 연구를 진행 중이며, optical fiber 또는 graphic interface를 통해서 이루어지는 대용량의 데이터 전송을 빠르게 처리하기 위한 CMOS 회로를 설계하고 있다. 또한, 요즘 스마트폰에서 많이 쓰이는 touch screen 기술도 활발히 연구 중인데, 여러 곳에서 동시에 미세한 신호에 반응하여 정확한 지점에서 인식함과 동시에 빠른 반응속도를 위한 회로를 설계하고 있다. 뿐만 아니라, 최근 들어 휴대용 전자기기, LED 조명 시장의 성장 가속화에 따라 효율적으로 전력을 공급하고 조절하기 위한 power management IC에 대한 관심이 증가하고 있다. 이에 맞추어 DC-DC converter, LED driver IC 등을 활발히 연구하고 있다. 이 밖에도, 최근 수 십 nm 이하의 미세 공정에서 기존 아날로그 회로 구현의 어려움을 극복하기 위해 아날로그 방식으로 구현되었던 부분들을 디지털 블록으로 대체하는 방안이 연구되고 있으며, 이를 이용하여 RF module을 위한 transceiver, all-digital phase locked loop(PLL) 등에 대한 연구가 이루어지고 있다.

▶ 최근 관심분야
- High speed I/O circuits
- Phase-locked loops(PLL), clock and data recovery(CDR) circuits
- Silicon photonics
- Touch screen controller
- LED driver IC
▶ 주요 연구과제
- 광소자기반 통신을 위한 인터페이스 회로 설계 - 미래창조과학부
- 실리콘 나노포토닉스기반 차세대 컴퓨터 칩기술 - 산업통상자원부
- TSV 기반의 3D Stacked 구조를 갖는 차세대 모바일 DRAM를 위한 인터페이스 및 관련회로에 관한 연구 - SK하이닉스
- 저전력, 저잡음, 고속 Digitally Controlled Oscillator(DCO)의 설계 - 삼성전자
- 20Gbps Wireline Transceiver Front-End – 삼성전자
- 산화물 TFT 게이트 드라이버 feedback 보상 시스템 기술 개발 - 삼성디스플레이

▶ 국제학술지
[1]J.-E. Park, D.-H. Lim, and D.-K. Jeong, “A Reconfigurable 40-to-67 dB SNR, 50-to-6400 Hz Frame-Rate, Column-Parallel Readout IC for Capacitive Touch-Screen Panels”, IEEE Journal of Solid-State Circuits, vol. 49, no. 10, pp. 2305–2318, 2014.
[2]W. Kim, J. Park, H. Park, and D.-K. Jeong, “Layout Synthesis and Loop Parameter Optimization of a Low-Jitter All-Digital Pixel Clock Generator,” IEEE Journal of Solid-State Circuits, vol. 49, no. 3, pp. 657-672, 2014.
▶ 국제학회
[1]S. Jang, S. Kim, S.-H. Chu, G.-S. Jeong, Y. Kim, and D.-K. Jeong, “An All-Digital Bang-Bang PLL Using Two-Point Modulation and Background Gain Calibration for Spread Spectrum Clock Generation,” in IEEE Symposium on VLSI Circuits, 2015, pp. 136-137
[2]S.-H. Chu, W. Bae, G.-S. Jeong, J. Joo, G. Kim, and D.-K. Jeong, “A 26.5 Gb/s Optical Receiver With All-Digital Clock and Data Recovery in 65nm CMOS Process”, in IEEE Asian Solid-State Circuits Conference, 2014, pp. 101-104.
▶ 국제특허
[1]H.-K. Chi, T.-S. Song, S.-M. Ye, G.-M. Hong, W.-R. Bae, M.-S. Chu, D.-K. Jeong, S.-H. Kim, “Receiver, system including the same, and calibration method thereof,” US 9059825, 2015.
[2]M.-S. Hwang, W.-J. Choe, H.-K. Chi, and D.-K. Jeong, “Coarse Lock Detector,” US 9000814, 2015.