Low-Power 설계 Technique 및 EUV 기반 SRAM 설계 방법론 소개

■ 연사: 송태중 상무 (Samsung Electronics Co., Ltd.)
■ 일시: 2019년 5월 23일 (목) 16:00~17:30
■ 장소: 신공학관 301동 1112호

■ ABSTRACT
  향후 반도체 산업의 주요 분야인 Foundry 사업부의 중요 공정/설계 방법론인 DTCO를 (Design Technology Co-Optimization) 소개하고, 최근 주요 기술 Trend를 소개한다. System-on Chip 설계의 90%를 이루는 Standard Cell, SRAM Compiler 주요 설계 기술을 소개하고, 설계 경쟁력을 측정하는 PPA 방법론을 소개한다. 특히, Mobile 부터 IoT, HPC, AI로 전개되는 미래 기술을 위한 Low-Power, High-Performance 반도체 설계 기술의 중요성을 소개한다.

■ BIOGRAPHY
- 現 삼성전자 / Foundry 사업부 / Design Enablement 팀
- 삼성전자 (>20년; Digital / Analog Circuit Design)
- Ph.D. in ECE of Georgia Tech (Microwave System and Circuit)
- M.S., B.S. in ECE of Hanyang University
- 저서: ISSCC 4, JSSC 2 (1st author)
- 관심 분야: DTCO (Design Technology Co-Optimization), Low-Power, High-Speed 설계 방법론

■ 후원: BK21플러스 창의정보기술 인재양성사업단

■ 문의: 최규명 겸임교수 (kmchoi@snu.ac.kr), 김태환 학생 (880-9134, thkim_stud@snucad.snu.ac.kr)